Verilog源码.zip

简单的verilog测试程序

verilog实例，编程100例，可提供新手参考

verilog分频，能计数到12个bit, 每1s钟计数一次。设计的很巧妙

主要是用verilog实现seqence_test（序列检测）

很经典实用的教程，入门必看，深入浅出，详细好看，新手必备

采用硬件描述语言verilogHDL写timer,采用golden模型（简单的），用modelsim软件仿真，含整个project。

verilog每一章的课件PPT，eda方面的资源

采用verilog语言，运行在FPGA上的时钟程序，包括小时、分钟、秒，进行计时、

自己总结的一些Verilog语言的基本语法，有这些，用Verilog写个FPGA程序就没有问题了

顶层模块----顶层模块对底层模块进行例化，顶层模块不做逻辑设计。底层模块----共2个底层模块，计时模块：通过在例化时对分频系数的改变，得到1秒，10秒，1分