我与FPGA的恋爱之任意分频和倍频

分频器在CPLD/FPGA设计中使用频率比较高,尽管目前大部分设计中采用芯片厂家集成的锁相环资源 ,但是对于要求奇数倍分频(如3、5等)、小数倍(如2.5、3.5等)分频、占空比50%的应用场合却往往

自己摸索的，很全，对比之后就会知道好坏，不多描述，但不坑人

VHDL语言，对输入信号进行任意倍数的分频。用QuartusII8.0写的，如果在6.0下使用，只要加个顶层文件就行了

来自网友分享,讲述:搞FPGA也有好几年了,也对自己这几年做FPGA做个总结。

基于FPGA设计脉冲分频选择电路使用FPGA的原理图来实现，进行了功能仿真，是基于Xinlinx公司的EP1C3T144C8,以验证成功

针对FPGA编写的Verilog二分频程序，并编写了相应的Testbench,自测成功。波形正确。

Quarteus下用Verilog所写的二分频代码。内含激励文件 亲测可用,用meldusim可以查看波形图

基于FPGA的128分频器的128分频，可以直接用quartus软件打开

用Verilog 实现基于FPGA 的通用分频.pdf,实用 ;在复杂数字逻辑电路设计中,经常会用到多个不同的时钟信号。介绍一种通用的分频器,可实现2~256之间的任意奇数、偶数、半整数分频。首先简要

相当详细的教程,附有完整源程序,仿真结果。