2 80 同步10进制加法计数器.ms9

EDA 六十进制计数器，呵呵 不可不下 喔

四进制计数器 quartus实现，附有RTL结构图。

VHDL实验，使用VHDL编写5进制计数器，并附上了仿真图

十三进制计数器的设计 EDA

verilog实现60进制计数器源代码及测试代码

通过VHDL，实现10位带使能计数器。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10

十二进制计数器，利用数字逻辑完成。使用240C608芯片。

1.实现简单的计数与显示，按下清零键，对数码管清零，按下启动键开始计数，计时开始，按下停止键，计时结束2.计时范围从00到993.操作键不要太多。

VHDL 24-digit counter

Decimal addition and subtraction counter