余三格雷码输入的四 十线译码器的个人设计文档

针对60-GHz无线个域网,提出了一种吉比特里所码和卷积码级联译码器架构。在推荐级联架构中,里所码和卷积码分别作为外码和内码,通过交织器级联。采用基于Viterbi算法的8路并行卷积译码结构和基于Ri

基于DSP的viterbi译码器的设计与实现

标准的2-4线译码器VHDL语言数据流描述设计,这个设计包含的工程文件通过ISE编译综合,经过仿真证明准确无误。

Viterbi算法是一种最大似然译码算法。在码的约束度较小时,它比其它概率译码算法效率更高、速度更快,译码器的硬件结构比较简单。随着可编程逻辑技术的不断发展,其高密度、低功耗、使用灵活、设计快速、成本

Design and Implementation of Viterbi Decoder Based on FPGA

显示译码器是数字电子技术组合逻辑电路中一个很重要的器件,在数字电子技术应用中不可缺少,特别是在信息技术数字化的今天,其应用越来越广泛,但在组织开展科技创新和电子设计制作竞赛活动中,学生在设计制作抢答器

数码显示译码器的设计程序 verilog 欢迎下载

卷积码是一种前向纠错控制(ForwardErrorControl,FEC)编码方式,其特点是接收端根据接收码字自动检测和纠正信道传输引入的错误。由于FEC方式不需要反馈信道,译码实时性比较好,控

看到一篇对学习Turbo码学习很有帮助的论文，分享下

OFDM中的关于扰码器的个人设计的MATLAB的算法 实现ofdm中的扰码部分