卷积码编码译码实验

该代码为卷积码的viterbi译码算法的c语言源代码，能够实现约束长度为3~9的卷积码的维特比算法的译码

卷积码是一种前向纠错控制(ForwardErrorControl,FEC)编码方式,其特点是接收端根据接收码字自动检测和纠正信道传输引入的错误。由于FEC方式不需要反馈信道,译码实时性比较好,控

纠错编码是水声OFDM通信系统必须采用的关键技术。本文从译码性能和工程实现角度出发,采用卷积交织、卷积编码和Viterbi软译码相结合的差错控制方案,通过仿真和水池实验确定其参数,并在TMS320DM

介绍并用VHDL语言实现了卷积编码和维特比译码。根据编码器特征设计了一种具有针对性的简洁的维特比译码器结构,并通过ModelSim平台验证了该设计的正确性。

为了解决传统的维特比译码器结构复杂、译码速度慢、消耗资源大的问题,提出一种新型的适用于FPGA特点,路径存储与译码输出并行工作,同步存储路径矢量和状态矢量的译码器设计方案。该设计方案通过在ISE9.2

这是一篇中文期刊数据库中的文章,在网上找到了它的名字,在学校的期刊中找到了它,和大家共享一下

本课程设计主要解决对一个卷积码序列进行维特比(Viterbi)译码输出,并通过Matlab软件进行设计与仿真，并进行误码率分析。根据线性幅度调制原理，设计一个AM调制系统，实现模拟混合加性噪声的情况下

卷积码(2_1_3)编译器的设计，卷积码原理、发展，卷积码编码过程和维特比译码。

针对60-GHz无线个域网,提出了一种吉比特里所码和卷积码级联译码器架构。在推荐级联架构中,里所码和卷积码分别作为外码和内码,通过交织器级联。采用基于Viterbi算法的8路并行卷积译码结构和基于Ri

差错控制编码的基本做法是:在发送端被传输的信息序列上附加上一些监督码元,这些多余的码元与信息码元之间,以某种确定的规则相关联(相约束)接收端按照既定的规则,检验信息码元与监督码元之间的关系。一但传输过