基于VERILOG异步FIFO结构

简易异步FIFO代码及testbench，满足基本FIFO要求，简单实用

异步FIFO，多时钟域，多位宽。FPGA设计。

FPGAFIFO异步高速大容量文档内容便于理解FIFO很适合大家看看所以大家还是多看看吧

同步和异步FIFO的硬件实现(verilog)和文档说明。。

FIFO是英文First In First Out 的缩写,是一种先进先出的数据缓存器,他与普通存储器的区别是没有外部读写地址线,这样使用起来非常简单,但缺点就是只能顺序写入数据,顺序的读出数据,其数

目前数据采集系统朝着高速和高精度的方向发展。随着FPGA的集成度和运行速度的提高,可以满足高速数据采集系统的需求。FPGA内部具有丰富的存储单元,易于实现各种存储器(如FIFO、双口RAM等);另外,

集成了 ASIC 设计和 FPGA 设计的异步 FIFO 小 IP，其特性包含：- 纯异步设计，读写时钟异步- FIFO 空满标志- 支持刷新操作- 可扩展的 FIFO 深度和位宽（深度支持 2 的整

异步FIFO 具有测试平台的双时钟异步FIFO的VHDL代码

摘要:介绍了FIFO的基本概念、设计方法和步骤,采用了一种新颖的读、写地址寄存器和双体存储器的交替读、写机制,实现了FIFO的基本功能,同时使本32X8 FIFO拥有可同时读、写的能力,完全基于Ver

本设计是采用Verilog设计的同步FIFO，读写位宽为8位。FIFO需要的RAM是由IP core 例化而来的，时序性能比较好。