# 时序电路设计
VHDL时序电路设计
VHDL输入法设计含异步清零和同步时钟使能的加法计数器10进制
FPGA时序电路设计
编程实现一个4位的二进制计数器,并将计数值以十六进制方式显示在LED数码管上。
完美时序FPGA时序电路设计
讲述高速数字设计中时钟发生和分发电路的实施
VHDL时序电路设计基础
基本的运用VHDLy语言设计基本的时序逻辑电路和状态机
简单组合时序电路设计
要求: 完成占空比(高电平占一个时钟周期的比例)为0.25的8分频电路模块的Verilog设计,并且设计一个仿真测试用的Veri
异步时序电路设计的系统方法
异步时序电路设计的系统方法，详细介绍了各种异步时序电路
状态机合于复杂时序电路设计
很好用的状态机，第六章的，里面都说明白了状态机怎么用，有几种状态机，很好很好，6.1 有限状态机设计初步设计一个信号发生器，要求
基于CPLD的CCD驱动时序电路设计
基于CPLD的CCD驱动时序电路设计、电子技术,开发板制作交流
时序电路逻辑设计
这是一个有关时序逻辑电路的VHDL代码设计
时序电路分析
用于理解时序逻辑电路，适用于初学者的理解与分析，PPT很详细