# Verilog工程
CA码产生verilog工程
ISE 工程。模拟仿真了实现卫星信号产生所需的 CA 码
RISC_CPU工程verilog实现
基于FPGA的16位RISC_CPU设计__源自曹晓亮的博客
简易电子琴Verilog工程
一个关于verilog课的大作业做得一个简易电子琴的程序代码和大作业文档
不带FIFO的Uart串口verilog工程
quartus上用verilog写的串口代码，分为收和发模块，例化的时候可以配置波特率，输入时钟和停止位等参数，默认8位数据，1
基于Verilog的4位全加器工程包含整个QuartusII工程
这个是在QuartusII平台上用VerilogHDL语言写的四位全加器工程，用的是原理图输入方式。
其中包含三个文件夹对应的三
Verilog_HDL工程实践入门源码
Verilog-HDL工程实践入门一书中的源码，均经过测试验证。
Verilog and system Verilog
Verilogandsystemverilog学习的好资料，VerilogandSystemVerilogGotchas_101
正弦波发生器Verilog工程文件
正弦波发生器Verilog完整的工程文件，测试能用！
MP3的verilog硬件实现_完整工程
非常非常难得，可以说网上都没有；这是我翻墙花了非常大的力气找到的，MP3的verilog硬件实现_完整工程；可以在ISE综合生成
Verilog_HDL实用设计与工程制作例程
刘卫玲、常晓明编*的《Verilog-HDL实用设计与工程制作》从实践的角度出发，全面介绍硬件描述语言VerilogHDL，通过