# 十进制计数器原理
十进制计数器
使用quartusii软件编写的十进制计数器，所用语言为Verilog
十进制计数器VHDL
通过VHDL，实现10位带使能计数器。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEE
十进制加减计数器
Decimal addition and subtraction counter
verilog十进制计数器
提供verilog设计十进制计数器源代码及测试代码。
附件_十进制计数器
Attachment - decimal counter
十进制计数器vhdl语言
用vhdl语言来实现十进制计数功能。有清零，使能信号等等
5位十进制计数器
利用定时器的计数功能计数，根据要求满十进一，以此类推类推设计了五位十进制计数器
四位十进制计数器他可以实现十进制计数
四位十进制计数器，实现了单片机的2进制变成十进制，让我们更能了解
计数器一个十进制的计数器
Counter, a decimal counter
十进制计数器50M
支持系统时钟为50Mhz的计数器，可以将十进制改为任意进制的计数器，也可作分频器使用。