verilog实现并串转换模块

支持ttl232.485等的串并转换；可编程波特率；注意脉冲信号宽度（采样时钟）尤其是uwr信号

串并转换VerilogHDLFPGA，为了你能认真读代码，测试程序请自己编写，改代码经过调试正确

AES加密,Verilog实现.可以自己仿真下.很不错.

verilog实现分频，该模块通过修改参数可以输出一定频率的信号，

在FPGA上用Verilog语言实现异步串口。包含源代码。

基于FPGA实现秒表，8位数码管实现，verilog代码，已下载实现

Verilog implementation fpu

基于Xilinxvivado工具开发。运行平台：DigilentBasys3开发板，运行tcl文件即可完成工程的综合、布线、bit生成。

ise+modelsim下仿真实现DDS

简易实现seajs模块转换成esmodules模块的脚本