verilog testbench的写法

介绍硬件设计过程中编写测试平台，全面仿真测试设计的RTL电路设计组织includefilesvendorlibrariessimulatordatadesigncompilationc凵LLLlesreadwritefile input:file outputstimulussimulationstimulus resultsexpect patternspatterns虚线表示编译时检测输入文件是否存在及可读并允许生成输出文件。组织要验证的设计简单的激励要验证的设计复杂的验证结果简单的向要验证的设计提供向量,人工验证输出复杂的是自检测的,其结果自动验证。并行块块在测试文件中很常用。他们的并行特性使用户可以说明绝对时间,并且可以并行的执行复杂的过程结构,如循环或任务。,■上面的两个循环从不同时间开始,并行执行。象这样的特殊的激励集在单个的块中将很难实现。包含文件包含文件用于读入代码的重复部分或公共数据在上面的例子中,公共参数在一个独立的文件中定义。此文件在不同的仿真中可被不同的测试文件调用。施加激励产生激励并加到设计有很多种方法。一些常用的方法有:从一个块中施加线激励从一个循环或块施加激励从一个向量或整数数组施加激励记录一个仿真过程,然后在另一个仿真中回放施加激励线性激励线性激励有以下特性:只有变量的值改变时才列出易于定义复杂的时序关系对一个复杂的测试,测试基准可能非常大循环激励从循环产生激励有以下特性:在每一次循环,修改同一组激励变量时序关系规则代码紧凑数组激励从数组产生激励有以下特性在每次反复中,修改同一组激励变量激励数组可以直接从文件中读取数组从数组读入数据线激励循环