基于VHDL的分频设计

基于VHDL语言的同步FIFO设计，附有TESTBENCH文件和Modelsim仿真脚本

基于VHDL的数字时钟课程设计，适用大学的电子设计自动化等方面的课程设计。

UART-vhdl编译通过，并且分配好了引脚下载到DE2开发板上可用。

基于VHDL的抢答器设计，有关的成寻完全正确，打开立即就可以用！

EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言在EDA平台上设计一个电子数字钟，它的计时周期为24小时，显示满刻度为23时59分59秒，另外还具有校时功能和闹钟功能。总的程序由几个

是以VHDL语1、整体设计思路：根据设计要求，我们将设计分为几个模块来设计，分别为：锁存模块、选优模块（对病房选优）、选优模块2（对复位选优）、计时模块、显示模块、蜂鸣模块。言为主的程序

基于VHDL语言的McBSP接口设计、电子技术,开发板制作交流

1.熟悉简单的VHDL程序，掌握相关的EDA知识。2.了解交通灯的设计原理。3.通过学习掌握程序设计思路及运用VHDL语言的控制

基于VHDL语言的数字中的设计 功能有：数字钟 整点报时 闹钟 校时

FPGA很有价值的27实例.rar 包括 LED控制VHDL程序与仿真 2004.8修改.doc； LED控制VHDL程序与仿真； LCD控制VHDL程序与仿真 2004.8修改； LCD控制VHDL