fifo设计源程序

fifo在ic设计的时候非常常用，尤其是在一些大型的设计中

FIFO

摘要:FIFO经常应用于从一个时钟域传输数据到另一个异步时钟域。为解决异步FIFO设计过程中空满标志判断难以及FPGA亚稳态的问题,提出一种新颖的设计方案,即利用格雷码计数器(每次时钟到来仅有1位发生

基于verliog的异步fifo设计，利用verliog编写，经过自己测试，可以放心使用

本设计是基于Verilog的异步FIFO的设计，所需的RAM由IPcore例化而来，不是自己设计的，因而时序性要好。同时读写位宽不一样。写位宽为8bit，读位宽为32bit。

适用于利用FPGA设计高速异步FIFO的设计方案

EDAPLD论文异步FIFO结构及FPGA设计摘要:首先介绍异步FIFO的概念、应用及其结构,然后分析实现异步FIFO的难点问题及其解决办法;在传统设计的基础上提出一种新颖的电路结构并对其进行综合仿真

经典中的经典，基于verilog的设计。不看后悔啊

Asynchronous fifo design verilog source code

异步FIFO，多时钟域，多位宽。FPGA设计。