编码器和译码器的设计

Hafman codec implementation program list

提出了一种基于RiBM算法的RS(255,223)高速译码器设计方案,并采用FPGA和Verilog HDL实现了该译码器。译码器采用三级流水线结构实现,其中关键方程求解模块采用RiBM算法,具有译码

为改进Turbo乘积码(TPC)硬件译码器的性能和降低实现复杂性,采用理论分析和实现仿真的方法,通过对TPC码基本编译码原理的深入分析,基于Chase2软判决译码算法的迭代译码过程的研究和仿真基础上,

LDPC译码器的ImpulseC编程设计

阐述卷积码和Viterbi译码的基本原理，并用VHDL来编程

标准的2-4线译码器VHDL语言行为级描述设计，这个设计包含的工程文件通过ISE编译综合，经过仿真证明准确无误。

用verilog语言写的七段译码器的实验，尽管代码挺简洁的，但用处很大，对学习数字逻辑电路的同学很有帮助。

RS(204,188)译码器设计verilog仿真功能实现

2008《嵌入式技术》期刊上找到的资料, 关于“基于FPGA的Turbo译码器设计”

标准的2-4线译码器VHDL语言结构级描述设计，这个设计包含的工程文件通过ISE编译综合，经过仿真证明准确无误。