FPGA中通用SDRAM读写模块

FPGA+USB68013+SDRAM+FIFO，GPIF模式读写4端口sdram，已在硬件平台上实现，altera环境，verilog语言

本实验我们做的是一个精简版本的SDRAMSDRAM控制器控制器，首先向SDRAMSDRAM写入一个固定的数据，然后将一个固定的数据，然后将读出的数据与该进行比较，如果相同则点亮一的数据与该进行比较，如

SDRAM控制器源程序，基于Avalon总线

用FPGA控制的含fifo的SDRAM程序总体分为FIFO后的SDRAM控制器顶层文件和SDRAM初始化模块，以及相应的仿真程序

FPGA-based use of SRAM_SDRAM_FLASH

本人已亲自测试成功，喜欢视频呢处理的童鞋可以参考

DDR3 SDRAM内存的总线速率达到600 Mbps to 1.6 Gbps (300 to 800 MHz),1.5V的低功耗工作电压,采用90nm制程达到2Gbits的高密度。这个架构毫无疑问更

基于Xilinx FPGA的DDR3控制器读写程序，此程序已经用于实际的项目中，读写控制很稳定。上传的是一个实际的DDR3工程，开发环境为Vivado 2017.4

通用模块——订单模块提供订单管理的功能，包括订单创建、查询、修改和删除等。

Altera公司宣布,第一个在FPGA业界实现了对高性能DDR3存储器接口的全面支持。在最近通过的JESD79-3 JEDEC DDR3 SDRAM标准下,Altera Stratix:registe