基于FPGA的数字锁相环平台的搭建
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基于锁相环的数字频率合成器的研究
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25 2019-05-21 -
ba于FPGA的高性能全数字锁相环设计与实现
本文提出了一种适用范围广泛的全数字锁相环(ADPLL)实现方法.在锁相环输入频率未知的情况下,实现锁相锁频功能。本文从全数字锁相环的基本实现方式入手.进行改进,并使用VHDL语言建模,使用FPGA进行
9 2020-05-13 -
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21 2019-08-03 -
CPU控制数字锁相环频率合成系统FPGA实现
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21 2020-12-12 -
基于LabVIEW FPGA的三相锁相环设计与实现
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0 2024-09-25 -
锁相环和锁频环在数字Costas环中的应用
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29 2019-05-13 -
应用于数字锁相环的NCO设计
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19 2021-02-01 -
一种新型的单相数字锁相环
本文提出了一种新型的高精度数字锁相环(DPLL)技术,以一个改进的鉴相器(PD)环节代替常用的二阶通用积分器构成的PD环节,为了抑制该方法在同步信号频率上引入的二次谐波干扰,本文分析了引入谐波的原因,
10 2021-02-01 -
60GHZ全数字锁相环的设计
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23 2019-01-11 -
全数字锁相环的设计与应用经典
全数字锁相环的设计与应用(经典), 方案的主体部分为一个ADPLL。ADPLL和传统的PLL一 样,环路主要由鉴相器(PD)、滤波器(LF)、数字控制时钟输出(DC一C0)3部分组成,详细内容请见da
33 2019-01-15
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